Relatório PMCT R3:

Sumário:

Este documento descreve a implementação do nível físico (hardware) do Sistema de Validação e Teste de Cartas de Circuito Impresso com BST. Segue-se de perto a definição dos requisitos físicos apresentados no relatório n.º 2, havendo no entanto redefinições que se encontram devidamente assinaladas e documentadas.
Corresponde ao terceiro relatório a apresentar no âmbito do projecto, como resultado da tarefa 3, que decorreu durante o período compreendido entre Outubro de 1991 e Dezembro de 1992.

Índice:

1 – INTRODUÇÃO

2 – CARTA DO PROCESSADOR BST

Descrição geral
O controlador de comunicações e de actividades
    Interface com o sistema de teste
    Interface com o utilizador
        Acesso à memória
        Selecção do relógio aplicado ao processador de teste
        Modos de operação
    “Reset” do processador de teste
O processador BST
    Caracterização global
    Arquitectura do processador de teste
    Especificação das instruções suportadas
        Definição do conjunto de instruções
        Caracterização individual
            Instruções para o controlo da infraestrutura BST
            Instruções para o protocolo de sincronismo com o exterior
            Instruções para o controlo de recursos internos e fluxo do programa
            Requisitos em memória e tempo de execução
    Testabilidade hierárquica: A infraestrutura BST
        O registo de instrução
        O registo de dados do teste
        O registo boundary scan
    Controlo do processador
O interface com as entradas / saídas (E/S) digitais
    Descrição geral
    O registo boundary scan

3 – CARTA DE DESERIALIZAÇÃO E E/S DIGITAIS

Descrição geral
O bloco de deserialização
Interface com as E/S digitais: O bloco de expansão
    Configuração da cadeia de teste ligada ao TAP1
    Configurações possíveis

4 – CARTA DAS E/S ANALÓGICAS

Descrição geral
Implementação

5 – VERIFICAÇÃO

Descrição da carta de circuito impresso usada para verificação
Informação requerida pela geração automática do programa de teste (GAPT)
    Teste da infraestrutura BST
    Teste de ligações
        Ligações BST
        Grupos de componentes não BST
    Teste de componentes
Resultados produzidos pela GAPT
    Teste de curto-circuitos entre ligações BST
    Conjunto de vectores de teste
    Programa de teste

6 – CONCLUSÃO

7 – REFERÊNCIAS

8 – ANEXOS

Esquemáticos dos circuitos 
    Carta do processador BST
Diagramas das rotinas executadas pelo controlador de comunicações e de actividades
Programa executado pelo controlador de comunicações e de actividades
Caracterização do processador BST
    Introdução
    Descrição funcional
        O processador de teste
        A infraestrutura BST do controlador de teste
        Conjunto de instruções do processador de teste
    Caracterização do conjunto de instruções
    Parâmetros de funcionamento
       Valores máximos absolutos
       Características eléctricas
       Geração do sinal de relógio
Caracterização das PLDs desenvolvidas
    PLD de descodificação e controlo
    PLD das E/S digitais
    PLD de deserialização
    PLD das E/S analógicas
Dossier de CAD da carta de verificação
Faseamento do projecto