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nacionais
Sumários e Índices
Publ. pedagógica LEONARDO PPT:
Sumário:
Esta
versão V1.1 do texto de apoio sobre o Projecto para a Testabilidade pertence ao
conjunto de documentos sob a responsabilidade da FEUP e pretende apresentar o projecto de
circuitos testáveis, com base numa abordagem de ordem prática. É importante enfatizar a
abordagem prática que esteve subjacente ao desenvolvimento deste material de
ensino, essencialmente concebido para ser usado num ambiente de laboratório, mais do que
numa sala de aulas tradicional. As sessões de tipo prático requerem dois tipos de
recursos de apoio:
- Um complemento de hardware a este texto, na forma de uma carta de demonstração
que exemplifica os problemas e as possíveis soluções relacionadas com o teste de
circuitos por varrimento periférico (boundary scan test).
- Uma aplicação Windows que permite aos alunos escrever e executar os seus
próprios programas de teste.
A informação necessária para o fabrico de cartas de demonstração
é incluída em anexo no final do capítulo 5 (Geração do Programa de Teste para uma
CCI com BST – IEEE 1149.1), acompanhando igualmente estes elementos uma disquete
para a instalação da aplicação referida acima. Apesar de os princípios gerais do
projecto para a testabilidade, com base no projecto com varrimento (scan design),
datarem já de meados dos anos 70, a aprovação em 1990 da norma IEEE 1149.1 (para o caso
dos circuitos digitais) veio contribuir decisivamente para a sua aceitação na indústria
e tornou esta tecnologia acessível a qualquer projectista. Esta tendência consolidou-se
em Junho de 1999, com a aprovação da norma IEEE 1149.4 para o teste de circuitos mistos,
o que explica a razão pela qual estas duas normas constituem a base deste texto.
Índice:
1 - CONCEITOS BÁSICOS DE TESTE
Modelação de faltas: o modelo ss@
Controlabilidade, observabilidade e testabilidade
Geração de vectores de teste para circuitos combinatórios
Testabilidade e geração de testes em circuitos sequenciais
Melhoria de testabilidade através de soluções ad hoc
Abordagens estruturadas ao projecto para a testabilidade
Prática
2 - O TESTE POR VARRIMENTO PERIFÉRICO (IEEE 1149.1)
O desenvolvimento do BST e o seu domínio de aplicação
A arquitectura BS e o porto de acesso ao teste (TAP)
A célula BS básica
Os registos de dados de teste
O registo de instrução
O controlador do TAP
Implementação de uma infraestrutura BST simples sobre um componente programável da
série MACH
3 - O TESTE DE CARTAS DE CIRCUITO IMPRESSO COM BST (IEEE 1149.1)
Detecção de faltas na infra-estrutura BST
Detecção de circuitos abertos em ligações completamente BST
Detecção de curto-circuitos entre ligações completamente BST
Teste de ligações completamente BST em CCI com múltiplas cadeias
Detecção de faltas em grupos de componentes sem BST
Detecção de faltas em componentes
4 - MODELO DE UM CONTROLADOR 1149.1
Operações básicas de teste (OBT)
OBT para controlar a infra-estrutura BST
OBT para sincronizar a infra-estrutura BS com recursos de teste
externos
OBT para controlar recursos internos de teste e o fluxo do programa de
teste
O conjunto de instruções de teste
Controlo da infra-estrutura BST
Sincronismo com recursos de teste externos
Controlo de recursos internos e do fluxo do programa de teste
Geração do programa de teste
5 - GERAÇÃO DO PROGRAMA DE TESTE PARA UMA CCI COM BST (IEEE 1149.1)
A CCI de demonstração
A informação necessária à geração do programa de teste
Verificação da integridade da infra-estrutura BST
Teste de ligações completamente BST
Teste dos grupos de componentes sem BST
Teste de componentes
Os vectores de teste (VT)
Vectores de teste para a detecção de curto-circuitos entre ligações
completamente BST
O conjunto completo de VT serializados, respostas esperadas e máscaras
de comparação
O programa de teste
6 - UMA IMPLEMENTAÇÃO WINDOWS DO CONTROLADOR 1149.1
Tapper: organização dos recursos
A aplicação Tapper
Barra de controlo do programa de teste
Informação de estado
Menus do Tapper
Área de edição
Teste exaustivo de grupos não BST
Teste de grupos sem BST via PRPG e SA
Determinação da assinatura correcta
Número de vectores pseudo-aleatórios a aplicar
Prática
Detecção de faltas através de vectores de teste determinísticos
Detecção de faltas através de vectores de teste pseudo-aleatórios
7 - INTRODUÇÃO AO AUTO-TESTE INCORPORADO
Apresentação geral da arquitectura de auto-teste num CI
Geração e aplicação de vectores
Captura e avaliação das respostas
Controlador do auto-teste
Auto-teste de circuitos combinatórios
Geração pseudo-aleatória de vectores de teste
Compressão de respostas por análise de assinatura
Auto-teste de circuitos sequenciais
Auto-teste de macro-células
Macro-células de baixa / média complexidade
Mega-células: a proposta IEEE P1500
Interface entre funções de auto-teste e a infra-estrutura BST
Arquitectura de um componente BST com auto-teste
A instrução RUNBIST revisitada
O auto-teste hierárquico
Projecto para a testabilidade e auto-teste no processador Pentium Pro
Prática
8 - O TESTE MISTO COM BASE NA NORMA IEEE 1149.4
Âmbito da norma IEEE 1149.4
Apresentação geral do 1149.4
A arquitectura básica 1149.4
1149.4: Estrutura de registos de teste
As instruções 1149.4
1149.4: Os blocos principais
O circuito de interface ao barramento de teste (TBIC)
Os módulos periféricos analógicos (ABM)
O teste de ligações na CCI com o 1149.4
Medida de impedâncias com o 1149.4
Informações adicionais sobre o 1149.4
Prática
Controlo da infra-estrutura de teste num CI 1149.4
Projecto da infra-estrutura de teste para um CI 1149.4
1149.4: Influência sobre o modelo do controlador ao nível da CCI
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